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[Verilog] Latch를 피하는 방법 (combinational logic 기술 시 유의할 점)Tech/Verilog 2013. 2. 28. 15:03
Verilog를 이용해서 디지털 회로를 디자인할 때, always@ 기술 시 의도하지 않은 Latch 생성에 유의해야 한다. 처음 Verilog를 이용해서 만들 때에 매번 synthesis report를 확인하면서 latch가 생기지 않았나 검색하던 기억이 난다. 의도치 않은 Latch는 always 구문을 이용해서 combinational logic을 기술할 때 가장 많이 발생한다. Verilog에서는 always 로 작성된 구문은 합성 시에, 모든 입력 조건에 대해 동작하도록 closed logic을 자동으로 형성하는데, **기술되지 않은 조건에 해당할 때에는 이전 값을 유지하도록 만든다. 따라서, 입력값에 의해서만 바뀌는 combinational logic을 만들었더라도 모든 조건에 대한 값이 지시..