Verilog Simulation으로는 Verilog-XL, NCVerilog, VCS 등이 사용되어왔으나 최근들어 가장 많이 사용되는 것은 단연 vcs다. Synopsys에서 나온 이 Tool은 최신 버젼이 계속해서 개발되고 있으며, dve를 통한 waveform viewer 및 Analog Simulation과 연동하는 ModelSim 도 충실히 지원하고 있어서 앞 날이 많이 남은 Hardware Designer라면 앞으로 누구나 써보게 될 것 같다.
사족은 여기까지고, 현재(7월 21일 10시)까지 아래의 에러가 나타나면서 Verilog Simulation을 위한 Executable file simv 가 생성되지 않는다.
make: *** No rule to make target `rmapats.m', needed by `rmapats_mop.o'. Stop.
Make exited with status 2
CPU time: 1.044 seconds to compile + .031 seconds to elab + .029 seconds to link
Google에 도움을 요청해보았으나, 허사. edatool site에 이와 같은 에러를 만난 유저가 있었으나 그 분은 centOS 64bit를 32bit으로 변경하고 해결되었다고만 한다. 이를 어떻게 해결하지?
2011-07-23 11시 30분에 추가
simulation option으로 -o simv_rtl 로 출력하도록 하였는데, 이 옵션을 제거하고 simv로 출력하도록 하였더니 실행파일 작성까지 완료된다. simv를 작성하는 Makefile에서 이러한 -o 옵션에 대해서 제대로 handling이 안되는 버그인 것 같다.
+incdir+$SYNOPSYS/dw/sim_ver
+v2k
-sverilog
-o simv
내가 사용한 Options