SoC
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[SoC] Getting Gate Count - 게이트 개수 구하기Tech/Verilog 2012. 12. 27. 03:34
반도체 회로의 규모는 흔히 게이트 개수를 이용해서 표시하곤 한다. 디지털 회로 설계는 대부분 Verilog를 통해 이루어지기 때문에, 내가 만든 디지털 회로가 실제로 몇 개의 gate로 이루어져 있을지 개발 단계에서 가늠하기가 어렵다. 그래서, 이런 경우에는 칩의 면적을 통해서 gate 개수를 추정하는 방법을 많이 사용한다. 이는 칩의 gate 개수를 공개하지 않는 다른 이들의 칩을 분석하는 방법으로도 유효하다. 물론 제한된 면적 안에 최대한 많이 우겨넣을 것이라는 가정은 필요하다. 칩의 면적은 곧 웨이퍼 당 얻을 수 있는 칩의 개수로 귀결된다는 점을 생각해보면 당연한 가정이다. 어찌되었든 열심히 개발한 결과 잘 합성된 Gate-level netlist를 얻었다고 할 때, 이를 통해서 내가 디자인한 회로..