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Verilog : case문 사용시 full_case를 선언하여 자동으로 생성되는 latch logic을 막자Tech/Verilog 2012. 5. 21. 17:11
간단한 3-to–1 MUX 예제를 살펴보자. module mux3to1 ( output reg y, input a,b,c, input [1:0] select ); always @* begin case (select) 2'b00: y = a; 2'b01: y = b; 2'b10: y = c; endcase end endmodule select는 2-bit input으로 가능한 경우의 수는 4가지가 있다. 하지만 위 case statement에서는 3가지 경우만 기술되어 있다. 2’b11에 대해서는 출력이 정의되어 있지 않은 상태다. 이 경우에는 해당 값이 기술되어 있지 않으므로 y 값이 이전과 동일하게 유지되어야 하는데, Design compiler에서는 이전 값을 유지하기 위해서 latch logic을 ..
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Verilog : assert와 assert property 활용하기Tech/Verilog 2012. 5. 18. 15:49
Verilog는 하드웨어 개발을 위한 프로그래밍 언어라, 실제 하드웨어 합성(synthesis)을 위해서는 C/C++ 등 일반 프로그래밍 언어와 다른 점이 많다. 하지만, 시뮬레이션을 위해 보다 더 프로그래밍 언어적 요소가 많이 추가되어 왔으며, 특히 SystemVerilog에 이르러서는 2가지 타입의 assert 명령어가 지원되어 테스트벤치 작성에 많이 활용된다. Immediate type (assert) Concurrent type (assert property) 1.Immediate Type Assertions 먼저, Immediate type에 대해서 알아보자. 이 타입은 우리가 프로그래밍을 할 때 흔히 사용하는 일반적인 assert와 동일하다. Simulation 수행 중 assert문에 도달하..
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대전 유성구 노은동 : 이탈리안 레스토랑 '쁘리모'Review/Taste 2012. 5. 10. 14:19
쁘리모를 처음 가게된 건 소셜커머스에서 산 쿠폰 때문이었다. 사람들 북적이는 둔산으로 가긴 싫고, 노은동에 괜찮은 레스토랑이 있다기에 쿠폰을 사두었다가, 여자친구를 데리고 노은동으로 나섰다. 네비게이션에서 가르키는 방향으로 갔더니 아파트단지가 펼쳐져서 놀랐다. 여기가 아닌가? 한바퀴 돌아보자. 한 2바퀴를 돌았던 것 같다. 혹시 저기 아냐? 아, 그렇구나. 대로변에서 찾을 게 아니었다. 아파트 단지들이 있는 블럭 사이에 있다. 내부는 꽤 고급스럽다. 고급 아파트단지를 끼고있는 레스토랑이라고 하면 적합한 이미지가 될 것 같다. 젊은 어머니들이 친구들과 함께 식사하러 오기 좋은 분위기다. 돌행사도 많이 진행하는 듯 하다. 안쪽으로는 넓은 홀이 있다. 음식이 맛도 있지만, 가격대가 상당히 합리적이다. 2명 기..